Steps to Perform the Lab Exercise

Digital Integrated Circuits

Lab9: Исследование схем на динамической логике

Цель

Исследование параметров CMOS NAND и NOR логических ячеек, их черт и характеристик при помощи программки – инструмента для моделирования схем HSPICE и оценка их значений через расчеты.

Laboratory tasks

2.1. Характеризация схемы двухвходовой ячейки NAND (DNAND02 gate)

INA INB CLK Z

Подложки NMOS транзисторов подключены к VSS

Подложки PMOS транзисторов подключены к VDD

Рис. 8.1. Динамический И-НЕ: знак, схема, таблица истинности, формы входного и выходного сигналов

/student_lab/digital_ic/variant_val/...

Для входного файла примите:

2.1.1. Входной файл, находящий минимум выходного напряжения для двухвходовых динамических ячеек NAND и время переключения с помощью HSPICE представлен ниже:

*DNAND02 Gate

*Propagation Delay, Transition Time

* HSPICE Netlist .options POST=1 parhier=local * Models section * Include models .include '/student_lab/digital_ic/all_models Steps to Perform the Lab Exercise/model_val' * Design variables section * Define parameters .param vdd = VDD_val .param tr=TR_val .param freq=FREQ_val .param per=’1/freq’ .param tst=’0.5*per’ .temp Temp_val * Structural netlist section .include '/student_lab/digital_ic/variant_val/dnand02.netl' vvss vss gnd dc=0 vvdd vdd gnd dc='vdd Steps to Perform the Lab Exercise' ***Input Signals (PWL) Vina ina 0 pwl 0 0 '2*tst' 0 '2*tst+tr' vdd '3*tst' vdd '3*tst+tr' 0 '5.5*tst ' 0 '5.5*tst+tr' vdd '7.5*tst' vdd + '7.5*tst+tr' 0 '10*tst' 0 Vinb inb 0 pwl 0 0 '1.5*tst' 0 '1.5*tst+tr' vdd '3.5*tst' vdd '3.5*tst+tr' 0 '6*tst' 0 '6*tst+tr' vdd '7*tst' vdd + 7*tst+tr' 0 '10*tst' 0 Vclk clk 0 pwl Steps to Perform the Lab Exercise 0 0 tst 0 'tst+tr' vdd '4*tst' vdd '4*tst+tr' 0 '5*tst' 0 '5*tst+tr' vdd '8*tst' vdd '8*tst+tr' 0 '10*tst' 0 cload z gnd LOAD_val * Analysis section * Transient Analyses .tran ‘0.01*tr’ ‘5*per’ .probe v(*) *Options .option post probe .option autostop ***Measures ***Propagation Delay .meas tran tplh_clk_z trig v(clk) val Steps to Perform the Lab Exercise='0.5*vdd' fall=1 targ v(z) val='0.5*vdd' rise=1 .meas tran tphl_ina_z trig v(ina) val='0.5*vdd' rise=1 targ v(z) val='0.5*vdd' fall=1 .meas tran tphl_inb_z trig v(inb) val='0.5*vdd' rise=2 targ v(z) val='0.5*vdd' fall=2 ***Transition Time .meas tran ttlh_clk_z trig Steps to Perform the Lab Exercise v(z) val='0.4*vdd' rise=1 targ v(z) val='0.6*vdd' rise=1 .meas tran tthl_ina_z trig v(z) val='0.6*vdd' fall=1 targ v(z) val='0.4*vdd' fall=1 .meas tran tthl_inb_z trig v(z) val='0.6*vdd' fall=2 targ v(z) val='0.4*vdd' fall=2 .end

2.1.2. Входной файл для измерения Steps to Perform the Lab Exercise среднего значения употребления тока и динамической мощности для 2-ух входных динамических NAND ячеек в режиме переключения с помощью HSPICE представлен ниже:

*DNAND02 Gate

*I average, dynamic power

* HSPICE Netlist

.options POST=1 parhier=local

* Models section

* Include models

.include '/student_lab/digital_ic/all_models/model_val'

* Design variables section

* Define parameters

.param vdd = VDD_val

.param tr Steps to Perform the Lab Exercise=TR_val

.param freq=FREQ_val

.param per=’1/freq’

.param tst=’0.5*per’

.temp Temp_val

* Structural netlist section

.include '/student_lab/digital_ic/variant_val/dnand02.netl'

vvss vss gnd dc=0

vvdd vdd gnd dc='vdd'

***Input Signals (PWL)

Vina ina 0 pwl 0 0 '2*tst' 0 '2*tst+tr' vdd '3*tst' vdd '3*tst+tr' 0 '5.5*tst ' 0 '5.5*tst+tr' vdd Steps to Perform the Lab Exercise '7.5*tst' vdd

+ '7.5*tst+tr' 0 '10*tst' 0

Vinb inb 0 pwl 0 0 '1.5*tst' 0 '1.5*tst+tr' vdd '3.5*tst' vdd '3.5*tst+tr' 0 '6*tst' 0 '6*tst+tr' vdd '7*tst' vdd

+ 7*tst+tr' 0 '10*tst' 0

Vclk clk 0 pwl 0 0 tst 0 'tst+tr' vdd '4*tst' vdd '4*tst+tr' 0 '5*tst' 0 '5*tst+tr' vdd '8*tst' vdd '8*tst+tr' 0 '10*tst' 0

cload z gnd Steps to Perform the Lab Exercise LOAD_val

* Analysis section

* Transient Analyses

.tran ‘0.01*tr’ ‘5*per’

.probe v(*)

*Options

.option post probe

.option autostop

***Measures

***Average Current, Dynamic Power

.meas tran Iavg avg I(vvdd) from 0 to per

.meas pdyn param = ‘vdd*iavg’

.end

2.2. Характеризация схемы двухвходовой ячейки NOR (DNOR02 gate)

INA Steps to Perform the Lab Exercise INB CLK Z

Подложки NMOS транзисторов подключены к VSS

Подложки PMOS транзисторов подключены к VDD

Рис. 8.2. Динамический ИЛИ-НЕ: знак, схема, таблица истинности, формы входного и выходного сигналов

/student_lab/digital_ic/variant_val/...

For Steps to Perform the Lab Exercise input files take:

2.2.1. Входной файл для нахождения задержек для двухвходовых динамических ячеек NOR и время переключения с помощью HSPICE представлен ниже::

*DNOR02 Gate

*Propagation Delay, Transition Time

* HSPICE Netlist

.options POST=1 parhier=local

* Models section

* Include models

.include '/student_lab/digital_ic/all_models/model_val'

* Design variables section

* Define parameters

.param vdd Steps to Perform the Lab Exercise = VDD_val

.param tr=TR_val

.param freq=FREQ_val

.param per=’1/freq’

.param tst=’0.5*per’

.temp Temp_val

* Structural netlist section

.include '/student_lab/digital_ic/variant_val/dnor02.netl'

vvss vss gnd dc=0

vvdd vdd gnd dc='vdd'

***Input Signals (PWL)

Vina ina 0 pwl 0 0 '2*tst' 0 '2*tst+tr' vdd '3*tst' vdd '3*tst Steps to Perform the Lab Exercise+tr' 0 '10*tst' 0

Vinb inb 0 pwl 0 0 '6*tst' 0 '6*tst+tr' vdd '7*tst' vdd '7*tst+tr' 0 '10*tst' 0

Vclk clk 0 pwl 0 0 tst 0 'tst+tr' vdd '4*tst' vdd '4*tst+tr' 0 '5*tst' 0 '5*tst+tr' vdd '8*tst' vdd '8*tst+tr' 0 '10*tst' 0

cload z gnd LOAD_val

* Analysis section

* Transient Analyses

.tran ‘0.01*tr’ ‘5*per’

.probe v(*)

*Options

.option post Steps to Perform the Lab Exercise probe

.option autostop

***Measures

***Propagation Delay

.meas tran tplh_clk_z trig v(clk) val='0.5*vdd' fall=1 targ v(z) val='0.5*vdd' rise=1

.meas tran tphl_ina_z trig v(ina) val='vdd*0.5' rise=1 targ v(z) val='vdd*0.5' fall=1

.meas tran tphl_inb_z trig v(inb) val='vdd*0.5' rise=1 targ Steps to Perform the Lab Exercise v(z) val='vdd*0.5' fall=2

***Transition Time

.meas tran ttlh_clk_z trig v(z) val='0.6*vdd' rise=1 targ v(z) val='0.4*vdd' rise=1

.meas tran tthl_ina_z trig v(z) val='vdd*0.6' fall=1 targ v(z) val='vdd*0.4' fall=1

.meas tran tthl_inb_z trig v(z) val='vdd Steps to Perform the Lab Exercise*0.6' fall=2 targ v(z) val='vdd*0.4' fall=2

.end

2.2.2. Входной файл, для измерения среднего употребления по мощности и динамического употребления, для 2-ух входных динамических ячеек NOR с помощью HSPICE представлен ниже:

*DNOR02 Gate

*I average, dynamic power

* HSPICE Netlist

.options POST=1 parhier=local

* Models section

* Include models

.include '/student_lab/digital_ic/all_models/model_val'

* Design variables Steps to Perform the Lab Exercise section

* Define parameters

.param vdd = VDD_val

.param tr=TR_val

.param freq=FREQ_val

.param per=’1/freq’

.param tst=’0.5*per’

.temp Temp_val

* Structural netlist section

.include '/student_lab/digital_ic/variant_val/dnor02.netl'

vvss vss gnd dc=0

vvdd vdd gnd dc='vdd'

***Input Signals (PWL)

Vina ina 0 pwl 0 0 '2*tst' 0 '2*tst+tr' vdd Steps to Perform the Lab Exercise '3*tst' vdd '3*tst+tr' 0 '10*tst' 0

Vinb inb 0 pwl 0 0 '6*tst' 0 '6*tst+tr' vdd '7*tst' vdd '7*tst+tr' 0 '10*tst' 0

Vclk clk 0 pwl 0 0 tst 0 'tst+tr' vdd '4*tst' vdd '4*tst+tr' 0 '5*tst' 0 '5*tst+tr' vdd '8*tst' vdd '8*tst+tr' 0 '10*tst' 0

cload z gnd LOAD_val

* Analysis section

* Transient Analyses

.tran ‘0.01*tr’ ‘5*per’

.probe v Steps to Perform the Lab Exercise(*)

*Options

.option post probe

.option autostop

***Measures

***Average Current, Dynamic Power

.meas tran Iavg avg I(vvdd) from 0 to per

.meas pdyn param = ‘vdd*iavg’

.end

Steps to Perform the Lab Exercise

Симуляция 2-ух входных NAND ячеек.

В режиме передачи:

  1. Получите диаграммы для входных и выходных сигналов при:

1) LOAD_val = 0

2) LOAD_val = Cload

  1. Померьте tPHL задержки для входов Steps to Perform the Lab Exercise INA и INB (Table 9, point 4) когда

1) LOAD_val = 0

2) LOAD_val = Cload

Получите диаграммы для входных и выходных сигналов при

1) LOAD_val = 0

2) LOAD_val = Cload

  1. Померьте tPHL задержки для входов INA и INB (Table 9, point 4) когда

1) LOAD_val = 0

2) LOAD_val = Cload

1) LOAD_val = 0

2) LOAD_val = Cload


stihi-o-geometricheskih-figurah.html
stihi-poemi-i-dumi-k-f-rileeva.html
stihi-rkiplinga-geroi-temi-stil-referat.html